DRAM，顛覆性方案 - asiasworldcity.hk

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如果您希望可以時常見面，歡迎標星收藏哦~近日，初創公司NEO 半導體公司再次宣佈一項有望徹底改變 DRAM 內存現狀的新技：兩種新的 3D X-DRAM 單元設計——1T1C 和 3T0C。據介紹，這兩類設計將於 2026 年投入概念驗證測試芯片，而基於公司現有的 3D X-DRAM 技術，能在新單元的單個模塊上容納 512 Gb（64 GB）；這比目前市售的任何模塊多 10 倍。NEO 的測試模擬測得 10 納秒的讀/寫速度和超過 9 分鐘的保留時間，這兩項性能也處於當前 DRAM 能力的前沿。NEO指出，之所以會推出這些方案，是因爲公司看到了DRAM瓶頸。據他們所說，由於10納米技術節點以下電容器尺寸縮小的挑戰，DRAM的微縮已遭遇關鍵瓶頸。儘管目前開發可行的DRAM 3D工藝極其複雜，但這仍然迫切需要單片3D DRAM陣列。這正是他們推出新產品和技術的原因。NEO指出，新推出的3D X-DRAM 1T1C 和 3T0C是一種變革性解決方案，旨在爲最苛刻的數據應用提供前所未有的密度、功率效率和可擴展性。1T1C和3T0C，完全解讀具體而言，新的 1T1C 單元集成了一箇電容器和一箇晶體管。它採用類似 3D NAND 的結構來降低製造成本，同時利用 IGZO（銦鎵鋅氧化物）溝道來增強數據保留能力。圖1新的 1T1C 設計如圖 1 所示。圖 2移除了頂部字線層，從而展現了單元的內部結構。該單元巧妙地將一箇晶體管和一箇電容器集成到一箇緊湊的單元結構中。晶體管溝道由一層薄氧化物半導體層構成，例如 IGZO（銦鎵鋅氧化物）。IGZO 以其極低的關斷電流而聞名，這可以延長單元的存儲時間。此外，該單元也可以使用硅或多晶硅作爲溝道材料。圖2IGZO 層與充當晶體管柵極的金屬字線層耦合。IGZO 層的漏極連接到由材料製成的垂直位線。一層薄的高 k 介電層，用作電容器，沿着晶體管源極側的圓柱形側壁，位於 IGZO 溝道和電容板層之間。該電容板採用 VDD 偏置，可使 N 型 IGZO 層有效地存儲電子。電容值由單元尺寸決定。例如，如果位線直徑（line diameter）爲 60nm，溝道長度爲 45 nm，單元高度爲 50 nm，並且FfO2介電層爲 5 nm，則電容值約爲 0.7 fF。假設IGZO關斷電流爲3x10?19A，並將數據保留標準定義爲0.1V的電容電壓下降，則此配置可實現超過450秒的長保留時間。1T1C DRAM的一箇關鍵因素是電容與寄生位線電容之比，該比值必須超過10%，才能確保讀取操作期間有足夠的100mV感測電壓。仿真結果表明，對於多達128層的3D陣列，該比值超過10%，從而確保了可靠的感測電壓。對於超過128層的陣列，可以通過採用更高的電容壁、更薄的介電層或更高k值的材料來增強電容值。圖3展示了另一種單元結構，該結構在垂直位線和字線層之間添加了額外的間隔物，以減少寄生位線電容。這些隔離層可以由低k介電材料（例如二氧化硅（SiO₂））製成，在實現可擴展性方面發揮着關鍵作用。模擬結果表明，添加厚度爲5納米的隔離層可以堆疊超過512層的單元。圖3圖 4展示了 1T1C 設計的一種變體，其中導體板連接到 IGZO 溝道的源極側，用作電子存儲的電容器電極。該電容器結構由導體板、柵極介電層和字線層組成，其電容由導體板的面積決定。圖4圖5展示了 1T1C 設計的另一種變體，與圖 64類似，但消除了垂直位線和 IGZO 層之間的絕緣體。這種修改不僅降低了單元高度，還使 IGZO 通道能夠通過上下兩層字線層耦合，從而增強了通道控制。請注意，除了這些變體之外，3D X-DRAM 系列還包含許多其他專有單元結構。圖五至於3T0C單元，則集成了三個具有IGZO通道的晶體管：寫入晶體管、讀取晶體管和存儲晶體管。其中，存儲晶體管通過在其柵極中保存電子來保留數據，從而實現電流感應。在NEO看來，這種設計不僅適用於 DRAM 應用，也適用於新興的內存計算和 AI 應用。如圖6所說，這種創新的單元包含兩層 IGZO 層，以增強性能。第一層 IGZO 層與字線層耦合，形成第一溝道。其源極連接到金屬柵極。字線可以激活第一溝道，將電子存儲在金屬柵極中。圖6當存儲數據爲 1 (VDD) 時，金屬柵極激活由第二層 IGZO 形成的第二個通道，允許電流在位線和源極線之間流動。當存儲數據爲 0 (0V) 時，金屬柵極禁用第二個通道，阻止電流流動。讀取字線激活第三個通道，從而實現讀取操作。由於 3T0C 單元依賴於電流感應，因此它特別適用於內存計算和人工智能 (AI) 應用，這些應用對高速數據處理和高效的電源管理至關重要。據總結，新推出DRAM技術的主要特點和優點包括：無與倫比的保留時間和效率——這主要得益於 IGZO 通道技術，1T1C 和 3T0C 單元模擬顯示保留時間長達 450 秒，大大降低了刷新功率；通過模擬驗證 - TCAD（技術計算機輔助設計）模擬證實了 10 納秒的快速讀/寫速度和超過 450 秒的保留時間；製造友好——採用改進的 3D NAND 工藝，只需進行少量改動，即可實現完全可擴展性並快速集成到現有的 DRAM 生產線中；超高帶寬 ——採用獨特的陣列架構進行混合綁定，顯著提高內存帶寬，同時降低功耗；適用於高級工作負載的高性能——專爲人工智能、邊緣計算和內存處理而設計，具有可靠的高速訪問和降低的能耗；3D X-DRAM，三種變體據NEO介紹，3D X-DRAM 是一項基於創新型無電容浮體單元 (FPC) 的顛覆性技術。它利用現有的 NAND 工藝來製造類似 3D NAND 的陣列，因此與其他正在開發的 3D DRAM 解決方案相比，它可以輕鬆擴展且經濟高效。此外，這些設計無需 TSV（硅通孔），並支持使用混合鍵合技術，可將帶寬提高 16 倍，同時顯著降低功耗和發熱量，從而成爲 AI 應用的變革性創新。圖73D X-DRAM 系列的 3D 陣列架構如圖7所示。該陣列通過垂直狹縫分割成多箇扇區。每個扇區內的多箇字線層通過位於陣列兩側的階梯狀結構連接到譯碼電路。多年來，這種 3D 陣列架構一直是行業標準，能夠生產超過 300 層的 3D NAND 閃存。在此成功的基礎上，3D X-DRAM 創新地採用了類似的陣列架構，但扇區尺寸更小。這種設計能夠滿足高性能需求，打造高速、高密度 DRAM 解決方案。3D X-DRAM 單元可以使用類似 3D NAND 的工藝製造，只需進行一些修改以適應 IGZO 和電容器的形成。圖8突出顯示了製造 1T1C 單元的關鍵步驟：圖81. 交替沉積多層導電層（例如重摻雜多晶硅）和犧牲層。2. 對導電層進行溼法刻蝕以形成凹槽。3. 依次沉積一層介電層和一層IGZO層。可以採用氧氣退火工藝來調整IGZO的電性能。4. 用絕緣體填充凹槽。5. 重新形成垂直位線孔，並沉積金屬以填充位線孔。6. 去除犧牲層，然後在間隙的側壁沉積一層介電層。隨後，沉積金屬以填充這些間隙並形成字線層，從而完成1T1C單元結構。在他們看來，該工藝具有以下優勢：位線孔僅需單掩模，確保所有工藝步驟完全自對準。這消除了掩模之間的錯位問題，這對於 3D 陣列尤爲重要。因此，該設計顯著提高了工藝良率，並可實現 300 層以上的堆疊。與依賴逐層方法的解決方案不同，它可以同時處理所有層的單元。這顯著降低了製造成本。該工藝利用成熟的 3D NAND 技術，確保更快的開發週期和更高的可擴展性。圖9圖9概述了在圖 3 所示的單元結構中形成額外間隔層的附加工藝步驟：1. 形成垂直位線孔後，進行溼法刻蝕，使犧牲層凹陷。2. 沉積絕緣體以填充凹陷。3. 去除位線孔側壁的絕緣體。將剩餘的絕緣體留在凹陷處以形成間隔層。然後，按照圖 12 中的工藝步驟 2-6 完成圖 5 所示的單元結構。在最初，他們推出了基於基於浮體單元 (FBC) 技術構建的3D X-DRAM 1T0C設計。圖 10展示了原始 3D X-DRAM，現稱爲 3D X-DRAM 1T0C（單晶體管，零電容）。該單元採用浮體來存儲表示數據的電空穴。浮體中的電空穴可以調節單元的閾值電壓，並在讀取操作期間實現電流感應，使其非常適合 DRAM 和內存計算 (IMC)。目前，概念驗證測試芯片正在開發中。圖10現在，在增加了1T1C 和 3T0C的解決方案後，3D X-DRAM 發展成爲一箇更廣泛的系列，共同爲現代和新興應用提供了卓越的容量和帶寬。換而言之，到了今天，3D X-DRAM 技術平臺目前包括三種 3D X-DRAM 變體：1T1C（一箇晶體管，一箇電容器） ——高密度 DRAM 的核心解決方案，與主流 DRAM 和 HBM 路線圖完全兼容。3T0C（三晶體管、零電容） ——針對電流感應操作進行了優化，非常適合人工智能和內存計算。1T0C（一箇晶體管，零個電容器） ——一種適用於高密度 DRAM、內存計算、混合內存和邏輯架構的浮體單元結構。NEO Semiconductor 創始人兼首席執行官Andy Hsu表示：“隨着 1T1C 和 3T0C 3D X-DRAM 的推出，我們正在重新定義內存技術的可能性。這項創新突破了當今 DRAM 的擴展限制。”半導體精品公衆號推薦專注半導體領域更多原創內容關注全球半導體產業動向與趨勢*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4027期內容，歡迎關注。『半導體第一垂直媒體』實時專業原創深度公衆號ID：icbank喜歡我們的內容就點“在看”分享給小夥伴哦

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